Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关
点击next之后，在需要填写项目的地址，和项目名称。点击file->new file ->选择建立的文件类型。点击OK之后就可以写自己的代码。此刻注意文件名和顶层实体名称一致，然后加入后缀。点击上图中蓝色的三角形即可。有误的话，根据提示修改。六
混迹安科网8个月，一直都是在上面默默的看各位技术大牛的分享，现在终于战胜懒癌症，哈哈，接下来会在这里跟大家分享一系列我学习FPGA的心得体会，涉及FIFO、时序分析、高级IP核调用、FFT、FIR以及信号发生器等内容，欢迎大家讨论与交流。关于Xilinx与
在QuartusII13.0上老喜欢用modelsim_ae做仿真，小工程用起来也方便，但是我做IIC配置摄像头的时序仿真时，就显得有些吃力，所以还是用modelsim_se才是正点。参加了一个集成电路设计大赛，企业杯。我把我的做的笔记整理出来，介绍使用m
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